元器件:ic:memory:ddr:start

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--- 元器件:ic:memory:ddr:start [2026/02/01 10:54] – [版本差异] hwwiki
+++ 元器件:ic:memory:ddr:start [2026/04/15 09:00] (当前版本) – [Prefetch（预取）] hwwiki
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 ===== 参数 =====
+==== Prefetch（预取） ====
+由于DDR内部存储单元，其电容充放电物理条件的限制，频率无法持续提升，长期保持在100M~300MHz左右，DDR1~5速率的提升主要依赖于Prefetch，如下图所示[([[https://www.synopsys.com/articles/ddr4-bank-groups.html|synopsys: DDR4 Bank Groups in Embedded System Applications]])]。
+{{:元器件:ic:memory:ddr:figure_2_sdram_performance_scaling_enabled_by_prefetch.png?600|}}
+Prefetch类似于串并转换，把并行的多个慢数据，转换成高速的串行数据，如下图所示：
+{{:元器件:ic:memory:ddr:figure_3_historical_dram_prefetch.png?600|}}
+{{:元器件:ic:memory:ddr:figure_4_ddr4_solution_to_prefetch_of_eight.png?600|}}
+硬件上具体的实现，以2n为例如下图所示[({{ :元器件:ic:memory:ddr:tn-46-05_general_ddr_sdram_functionality.pdf | Micron: TN-46-05 GENERAL DDR SDRAM FUNCTIONALITY}})]：
+{{:元器件:ic:memory:ddr:figure_2_simplified_block_diagram_of_2n-prefetch_read.png?600|}}
+{{:元器件:ic:memory:ddr:figure_3_simplified_block_diagram_of_2n-prefetch_write.png?600|}}
+因Prefetch，chip cell和Bus之间的关系如下表（以Bus Width x4为例）[([[https://mp.weixin.qq.com/s?__biz=MzAwNTkwNzA1OA==&mid=2247484837&idx=1&sn=ce7bb323671332982bfc2c51f74b3464&chksm=9a8db3473847cb573bc764d4c06b2c1ae4321340842011b459497b7f371255b5375cfc1b33b5#rd|[DDR]Prefetch预取]])]：
+|  DDRx  |  Cell  ||  Pre-fetch\\ =N  |  Bus  |||
+|:::|  cell阵列接口位宽  |  cell阵列速率  |:::|  Bus Width  |  Bus\\ Clock rate  |  Bus\\ Transfer rate \\   |
+|  DDR1  |  X8  |  200Mhz  |  2  |  x4  |  200Mhz  |  400Mhz  |
+|  DDR2  |  X16  |  200Mhz  |  4  |  x4  |  400Mhz  |  800Mhz  |
+|  DDR3  |  X32  |  200Mhz  |  8  |  x4  |  800Mhz  |  1600Mhz  |

元器件/ic/memory/ddr/start.1769914448.txt.gz · 最后更改: 2026/02/01 10:54 由 hwwiki